问题标题：
Verilog中定义module后面的括号前先加#号,然后一个括号里一堆parameter,然后才是Port名,是什么意思?moduleFRAME_GEN#(//parametertosetthenumberofwordsintheBRAMparameterWORDS_IN_BRAM=256,paramet
问题描述：
Verilog中定义module后面的括号前先加#号,然后一个括号里一堆parameter,然后才是Port名,是什么意思?
moduleFRAME_GEN#
(
//parametertosetthenumberofwordsintheBRAM
parameterWORDS_IN_BRAM=256,
parameterMEM_00=256'h0000000000000000000000000000000000000000000000000000000000000000,
parameterMEM_01=256'h0000000000000000000000000000000000000000000000000000000000000000,
parameterMEM_02=256'h0000000000000000000000000000000000000000000000000000000000000000,
.
)
(
//UserInterface
TX_DATA,
TX_CHARISK,
//SystemInterface
USER_CLK,
SYSTEM_RESET
);
请问上面的那个#号和括号里的parameter为什么这么写?谢谢
谭定忠回答：
parameter在#后面是“可以提供给外部调用”的常数参数.
这是VERILOG2001的新标准,实习系统级的抽象.
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